FPGA、外置ADC/DAC方案与RFSoC有什么区别？

雷达、无线通信和高速测试系统都需要完成两件事：先把模拟信号转换成数字数据，再对数字数据进行实时处理。

根据数据转换器和可编程逻辑的集成方式，常见平台大致可以分成三类：

• 普通 FPGA；
• FPGA 配合外置 ADC/DAC；
• RFSoC。

三者都可以参与数字信号处理，但系统边界并不相同。区别不仅在于 ADC/DAC 位于片内还是片外，还涉及时钟和同步如何实现、数据通过什么路径进入处理逻辑，以及板级设计需要承担多少工作。

RFSoC 经常被概括为“集成了 ADC/DAC 的 FPGA”。这种说法便于理解，但并不完整。转换器进入片内以后，板级高速互连减少了，数据路径变短了，同时片上资源规划、时钟体系、数据流、散热和软件协同的重要性也随之提高。

因此，这三种架构没有简单的高低之分。选择哪一种，取决于信号频率、瞬时带宽、采样率、动态范围、通道数量、实时性、同步要求和系统集成方式。

一、普通 FPGA 主要处理已经数字化的数据

FPGA 的基础资源通常包括查找表、触发器、片上存储器、DSP 单元、时钟管理资源和可编程 I/O。中高端器件还可能提供高速串行收发器、PCIe 硬核、更大容量的片上存储，以及面向 DDR 等外部存储器的接口资源。

这些资源适合实现：

• 数据解包与格式转换；
• 多通道同步与缓存；
• 数字滤波、FFT 和复数乘加；
• 协议处理和接口桥接；
• DMA 与外部存储管理；
• 低延迟控制逻辑；
• 定制数字加速器。

普通 FPGA 通常不直接完成高速模拟信号采样，也不会独立把数字数据转换成模拟波形。它处理的数据，一般已经由外部 ADC、传感器、通信模块或其他采集设备数字化。

例如，雷达前端已经通过 ADC 产生数字采样，并通过 LVDS、JESD204、SerDes 或其他数字接口发送数据，FPGA 就可以承担后续的通道整理、数字下变频、滤波、距离处理、数据缓存和后端传输。

采样率、分辨率、模拟输入带宽、有效位数和动态范围，主要由外部数据转换器、模拟前端及采样时钟决定。FPGA 的重点在数字侧：持续接收数据，并按照预定的数据路径完成并行处理。

因此，当系统已经具备稳定的数字数据源，或者模拟采集由其他模块完成时，普通 FPGA 往往已经能够满足要求。

二、FPGA 配合外置 ADC/DAC 是传统高速采集架构

FPGA 与外置 ADC/DAC 组合，是高速采集、波形生成、雷达、通信和测试测量设备中常见的架构。

接收链路通常可以表示为：

模拟或射频前端
→ 外置 ADC
→ LVDS、JESD204B/C 或专用数字接口
→ FPGA
→ 实时处理、缓存或后端传输

发射链路则可能是：

FPGA
→ 波形生成、数字上变频与插值
→ 外置 DAC
→ 重构滤波及射频前端
→ 模拟输出

这种方案的主要优势是器件选择灵活。工程师可以根据应用需求，独立选择 ADC 和 DAC 的：

• 采样率；
• 分辨率；
• 模拟输入或输出带宽；
• 通道数量；
• 有效位数（ENOB）；
• 无杂散动态范围（SFDR）；
• 功耗；
• 封装和接口类型。

如果项目依赖某一类特殊转换器指标，例如更高分辨率、特定模拟带宽、更高动态范围或特殊输入结构，外置 ADC/DAC 通常更容易满足要求。

代价是板级系统更复杂。FPGA 与数据转换器之间需要处理高速数字接口、时钟、同步、供电和信号完整性问题，包括：

• 高速差分走线；
• lane 对齐与链路建立；
• 采样时钟和器件时钟规划；
• 跨时钟域处理；
• 多通道和多器件同步；
• 电源完整性与地弹噪声；
• 模拟区与数字区布局；
• 数据格式、符号位和字节序；
• 板级信号完整性与电源完整性。

采用 JESD204B/C 时，还需要结合器件时钟、SYSREF、协议模式和链路时序设计确定同步方案。确定性延迟并不是链路建立后自动具备的能力，而是依赖正确的协议配置、参考关系和系统时序。

对于多通道雷达、阵列系统或相干采集平台，仅仅让各通道“有数据”还不够。不同通道之间的采样时刻、固定延迟和相位关系也必须受到控制。

因此，FPGA 与外置 ADC/DAC 方案的难点经常不在算法本身，而在如何让数据稳定、连续并且按照正确的时间关系进出处理系统。

三、RFSoC 改变了哪些系统边界

本文所说的 RFSoC，主要指集成多通道高速 RF-ADC、RF-DAC、可编程逻辑和 Arm 处理系统的 AMD Zynq UltraScale+ RFSoC。

与传统 FPGA 加外置转换器相比，RFSoC 将高速数据转换器放到了器件内部。典型的数据路径更接近：

模拟或射频前端
→ 片上 RF-ADC
→ 数字下变频、抽取等转换器数字功能
→ 可编程逻辑 PL
→ AXI、DMA 或 DDR
→ 处理器系统 PS 或外部主机

发射方向则相反：

处理器或可编程逻辑
→ 数字上变频、插值与波形处理
→ 片上 RF-DAC
→ 模拟或射频前端

高速采样数据通常先进入可编程逻辑中的实时数据通路。处理器系统更适合负责配置、状态管理、参数更新、网络通信和相对低速的软件处理，而不是直接承接全部高速原始采样流。

转换器片内集成后，会带来几项明显变化。

首先，ADC/DAC 与可编程逻辑之间不再依赖板级 JESD204 或多组高速差分数据线。部分芯片间接口、lane 对齐和链路调试工作被片内互连取代。

其次，多通道宽带采集和波形生成可以在更紧凑的平台内实现。对于软件定义无线电、雷达原型、宽带通信和多通道测试系统，板卡面积和器件数量有机会降低。

再次，处理器系统、可编程逻辑和转换器处于同一平台，更便于实现软硬件协同。处理器可以管理系统参数和网络服务，可编程逻辑负责确定性较强的高速数据流，二者通过片上互连和共享存储交换数据。

但 RFSoC 并没有消除所有系统复杂度。

RFSoC 仍然需要：

• 高质量参考时钟和采样时钟；
• 合理的电源与散热设计；
• 模拟输入输出网络；
• 滤波、放大和阻抗匹配；
• 片上数据通路和带宽规划；
• 可编程逻辑资源分配；
• DMA、DDR 和软件驱动设计；
• 多通道幅相校准。

它减少的是转换器与数字处理之间的一部分板级互连，并不是取消模拟前端、射频设计和系统级同步。

四、RFSoC 集成 RF-ADC，不等于能直接采样所有射频信号

“RF-ADC”容易让人产生一个误解：只要信号来自天线，就可以直接接到 RFSoC。

实际系统不能这样简单判断。

能否直接射频采样，需要同时考虑：

• 转换器的模拟输入带宽；
• 目标信号的载波频率；
• 瞬时信号带宽；
• 采样率与奈奎斯特区；
• 模拟前端增益和噪声；
• 时钟抖动；
• 可接受的信噪比和杂散水平；
• 带外干扰与抗混叠要求。

对于处在转换器可用模拟带宽内的信号，可以评估直接采样或高阶奈奎斯特区采样。即使采样率低于载波频率，只要频率规划、模拟带宽和抗混叠条件成立，也可能利用带通采样获得目标频段。

但载波频率越高，采样时钟抖动对信噪比的影响通常越明显，模拟前端、滤波和频谱规划也更加困难。

对于 24 GHz、60 GHz、77 GHz 等毫米波系统，通常仍然需要外部射频前端完成低噪声放大、功率放大、滤波和下变频，再由 RFSoC 处理中频或较低频段信号。

因此，RFSoC 缩短的是数据转换和数字处理之间的链路，而不是取消射频频率规划。

五、三种架构的系统边界对比

对比维度	普通 FPGA	FPGA + 外置 ADC/DAC	RFSoC
模拟数据转换	由外部设备或其他模块完成	由板级独立 ADC/DAC 完成	由片上 RF-ADC/RF-DAC 完成
转换器到逻辑的数据路径	外部数字接口进入 FPGA	LVDS、JESD204B/C 等板级接口	片上接口进入可编程逻辑
模拟指标选择	由外部采集系统决定	转换器选型自由度较高	受片上转换器规格和型号约束
时钟与同步	以数字系统时钟为主	需处理转换器、FPGA、SYSREF 和多器件同步	可减少部分芯片间同步问题，但仍需系统级参考时钟和校准
板级复杂度	主要集中在数字接口、供电和存储	高速互连、时钟、SI/PI 和模拟设计工作较多	减少部分转换器互连，但模拟输入输出、供电、时钟和散热仍然复杂
升级灵活性	可独立调整 FPGA 或数字接口	FPGA 和转换器可以分别替换	转换器与数字资源绑定，升级通常涉及整体器件
典型优势	数字逻辑灵活，适合协议、控制和加速	模拟指标选择广，系统可定制性强	数据路径紧凑，集成度高，适合多通道实时处理
主要挑战	资源规划、接口设计和时序收敛	JESD、同步、板级噪声和转换器调试	时钟、数据流、热设计、资源分配和软件工具链

RFSoC 并不是简单地在传统方案上增加集成度。它重新划分了器件边界、时钟边界和调试责任。

在外置 ADC/DAC 方案中，很多问题发生在芯片之间；在 RFSoC 中，部分问题转移到了片上数据路径、资源配置、时钟体系、散热和软件协同。

六、选型时要同时完成两类预算

比较这三种平台时，只看采样率或 FPGA 逻辑规模远远不够。工程上至少需要完成两类预算：信号链预算和数据流预算。

1. 信号链预算

信号链预算关注模拟信号能否被正确采集或生成，主要包括：

• 输入或输出频率；
• 瞬时带宽；
• 采样率；
• 有效位数；
• 无杂散动态范围；
• 信噪比；
• 采样时钟抖动；
• 模拟前端增益；
• 噪声系数；
• 滤波和抗混叠要求；
• 发射端输出功率和杂散；
• 是否需要混频与频率转换。

ADC 或 DAC 的标称位数，并不等于系统能够获得相同数量的有效位。实际性能还会受到时钟、供电、布局、模拟前端和输入信号频率影响。

2. 数据流预算

数据流预算关注数字数据能否持续进入、处理并输出，主要包括：

• 单通道数据率；
• 通道数量；
• I/Q 数据结构；
• 接口编码开销；
• 数字下变频后的数据率；
• FPGA 内部总线位宽和时钟频率；
• FFT、滤波等模块的持续吞吐；
• 片上缓存需求；
• DDR 读写带宽；
• DMA 吞吐；
• PCIe 或以太网输出带宽；
• 每帧允许的最大处理时延。

一个常见问题是，转换器采样率满足要求，但后端无法长期接收全部原始数据。另一个常见问题是，FPGA 逻辑资源足够，但外部存储或 DMA 成为瓶颈。

数据转换器决定模拟信号能否被正确数字化，FPGA 决定这些数字数据能否被持续处理。任何一侧的预算不成立，系统都无法达到预期指标。

七、典型应用场景如何选择

数据已经数字化：优先评估普通 FPGA

如果上游设备已经通过 PCIe、以太网、Aurora、Camera Link、MIPI CSI-2 或自定义 SerDes 输出数字数据，通常不需要为了“包含 ADC/DAC”而选择 RFSoC。

普通 FPGA 可以负责：

• 协议转换；
• 数据缓存；
• 多接口桥接；
• 实时统计；
• 硬件加速；
• 低延迟控制；
• 后端数据整理。

这类系统的主要问题在数字域，普通 FPGA 往往更经济，也更容易根据接口和逻辑规模选型。

需要特殊转换器指标：优先评估外置 ADC/DAC

如果项目对分辨率、模拟带宽、动态范围、通道结构或特定器件性能有严格要求，外置 ADC/DAC 通常更灵活。

常见场景包括：

• 高精度测试测量；
• 定制高速采集卡；
• 特定频段雷达接收机；
• 实验室波形生成系统；
• 特殊动态范围测量；
• 需要独立替换转换器的长期平台。

这类方案的板级工作量较大，但转换器和 FPGA 可以分别选择与升级，系统可定制性较高。

强调多通道、宽带和紧凑集成：重点评估 RFSoC

RFSoC 更适合以下需求：

• 多通道高速采样；
• 宽带波形生成；
• 实时数字上变频和下变频；
• 雷达或通信原型；
• 软件定义无线电；
• 阵列通道处理；
• 紧凑型测试测量平台；
• 处理器与可编程逻辑协同。

采用 RFSoC 的目的不是简单减少芯片数量，而是缩短转换器和实时处理之间的数据路径，并在一个平台内完成采样、数字处理、软件控制和数据传输。

算法和接口尚未确定：暂时不必急于选择硬件

项目早期如果仍在验证算法，采样率、通道数量、实时性和部署方式都没有确定，直接进入复杂 FPGA 硬件开发通常效率不高。

先使用 MATLAB、Python、CPU 或 GPU 完成模型验证和数据流分析，再确定哪些模块需要实时运行、哪些数据必须靠近采样端处理，更有利于后续平台选择。

八、几个常见误区

误区一：RFSoC 不需要射频前端

RFSoC 集成高速 ADC/DAC，但不包含完整的天线、放大器、滤波器、收发开关和所有频率变换功能。

是否需要外部射频前端，取决于工作频率、带宽、功率、灵敏度、噪声和动态范围。对于毫米波系统，外部变频和射频链路通常仍然不可缺少。

误区二：RFSoC 一定比外置转换器方案简单

RFSoC 可以减少部分板级高速数据接口，但时钟、同步、供电、热设计、模拟指标、片上资源分配和软件驱动仍然需要系统设计。

集成度提高并不代表工程问题消失，只是问题发生的位置有所变化。

误区三：普通 FPGA 不能做雷达或通信

只要数据已经完成数字化，普通 FPGA 完全可以承担大量雷达和通信处理任务。

它是否胜任，取决于数据率、算法结构、逻辑资源、片上存储、外部存储带宽、接口和时序要求，而不是器件内部是否包含 ADC/DAC。

误区四：RFSoC 一定更便宜

RFSoC 可能减少外部转换器和部分高速互连，但总体成本还包括：

• RFSoC 器件本身；
• 多路电源；
• 高质量时钟；
• PCB 层数；
• 射频连接与模拟前端；
• 散热；
• 软件开发；
• 测试与维护。

对小批量、高集成和多通道项目，RFSoC 可能具有明显优势。对成本敏感、指标特殊或只需要少量通道的系统，外置 ADC/DAC 或普通 FPGA 方案可能更合适。

误区五：选型只看采样率

采样率只是数据转换系统的一个指标。

同样的采样率下，不同器件可能具有明显不同的：

• 有效位数；
• 模拟带宽；
• 动态范围；
• 时钟敏感度；
• 通道同步能力；
• 功耗；
• 延迟；
• 接口方式。

如果不结合信号频率、瞬时带宽和后端处理能力，仅比较“每秒多少采样点”，很容易得出错误结论。

总结

普通 FPGA、FPGA 配合外置 ADC/DAC 和 RFSoC 的区别，并不只是转换器有没有集成在芯片内部。

普通 FPGA 主要解决数字域问题，适合协议处理、接口转换、缓存、控制和并行计算。

FPGA 配合外置 ADC/DAC 可以根据系统指标独立选择转换器，模拟性能和系统定制空间较大，但要承担高速板级互连、JESD 链路、时钟同步和模拟数字边界的设计工作。

RFSoC 将高速 RF-ADC、RF-DAC、可编程逻辑和处理器系统集成到同一器件中，能够缩短数据转换和实时处理之间的路径，适合多通道、宽带、低延迟和紧凑型系统。同时，它对片上数据流、时钟、散热、资源规划和软件协同提出了新的要求。

实际选型时，可以沿着信号链依次回答几个问题：

• 信号的载波频率和瞬时带宽是多少？
• 是否需要直接射频采样？
• 对有效位数和动态范围有什么要求？
• 有多少个收发通道？
• 通道之间是否需要固定相位关系？
• 原始数据率是多少？
• 哪些处理必须实时完成？
• 数据是否需要写入 DDR 或传给外部主机？
• 系统允许多大的处理延迟？
• 模拟前端、数字处理和软件分别由谁承担？

这些条件明确以后，基本上就可以确定：哪一种系统边界最符合当前项目的信号链、数据流和工程条件。