FPGA 与原型验证

从几何缩微到时间缩微：我对华为“韬（τ）定律”的理解

2026/05/27 作者：星际 AI 笔记作者 177 次阅读 0 次点赞

半导体行业过去很长时间都有一个相对清晰的技术叙事：晶体管越做越小，单位面积可以放下更多晶体管，芯片性能、功耗和成本也随之持续改善。这个叙事支撑了 Moore's Law，也塑造了很多人理解“先进芯片”的方式：更先进，往往意味着更小的制程节点、更高的晶体管密度和更强的单芯片能力。

但进入后摩尔时代以后，这个叙事变得没有过去那么完整。先进制程仍然重要，但它不再独自解释全部性能增长。越来越多系统瓶颈出现在互连、存储、封装、软件栈和数据搬移过程中。换句话说，芯片里有多少晶体管当然重要，但这些晶体管如何被组织起来、数据如何流动、信号需要等待多久，也同样重要。

2026 年 5 月 25 日，华为在 IEEE ISCAS 2026 上发布了“韬（τ）定律”。按照华为官方新闻稿的表述，这一定律试图用“时间 τ 缩微”扩展过去以几何尺寸为核心的缩微逻辑，通过器件、电路、芯片、系统等多层级协同，持续降低信号传播时延，并进一步提升晶体管密度、性能和系统效率。

我觉得这件事值得讨论，并不只是因为它来自一家大型 ICT 企业，而是因为它触碰到了一个更基本的行业问题：当几何缩微越来越困难、越来越昂贵时，半导体系统的先进性应该如何重新定义？

本文尝试从公开资料和工程逻辑角度理解“韬定律”。这里不会把它简单看作一个已经被严格证明的自然定律，也不会把它理解成对先进制程的替代口号。更合理的看法是：它提出了一种从“面积思维”转向“时间思维”的系统级优化框架。

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一、为什么半导体行业需要重新讨论“缩微”

过去几十年，半导体行业最熟悉的叙事是 Moore's Law。它的核心不是某个单一物理公式，而是一种产业经验规律：单位面积上可集成的晶体管数量会随时间持续增长。配合 Dennard Scaling，早期晶体管尺寸缩小往往还意味着更低功耗、更高频率和更好的单位成本。

但这个逻辑后来逐渐遇到约束。

首先是功耗墙。晶体管可以继续变小，但电压无法按同样比例持续下降，芯片功耗密度开始成为限制频率提升的重要因素。其次是互连墙。进入深亚微米和纳米尺度后，晶体管本身变快，并不意味着芯片整体一定变快，因为大量时间消耗在片上互连、缓存访问、跨模块通信和数据搬移上。再往后，存储墙和 I/O 墙也越来越明显：AI inference、图计算、数据库、视频处理等任务，很多时候并不是计算单元不够，而是数据到不了、搬不动、等太久。

也就是说，先进制程仍然重要，但它已经不是唯一主变量。系统性能不再只取决于“晶体管能做多小”，还取决于“信号、数据和任务能以多短时间完成一次有效流动”。

这正是“τ Scaling”这个说法有讨论价值的地方。

二、“τ”更适合被理解为系统时间尺度

在工程语境中，τ 通常让人联想到时间常数。它可以出现在 RC 延迟、信号传播、充放电过程、控制系统响应以及各种动态系统模型中。华为提出的“韬（τ）定律”，并不是只强调某一个局部时间常数，而是把 τ 扩展成一个系统级观察量：影响计算完成速度的各种时间因素，都需要进入优化视野。

为了避免概念被过度泛化，本文中的 τ 可以先作一个保守理解：它不是某个单一可直接测量的芯片参数，而是观察系统时间成本的一种框架。换句话说，τ 指向的是“完成一次有效计算或通信所经历的时间路径”，包括器件、电路、互连、存储、封装和软件调度等多个环节。

这包括但不限于：

  • 晶体管开关延迟；
  • 标准单元和关键路径延迟；
  • 片上互连 RC 延迟；
  • SRAM、HBM、DDR 等存储访问延迟；
  • NoC、Chiplet 互连和封装内通信延迟；
  • 软件调度、编译映射和任务同步带来的等待时间。

如果用一句话概括，Moore's Law 关注的是“单位面积能放下多少晶体管”，而 τ Scaling 关注的是“完成一次有效计算到底要经过多少时间路径”。

这个转变很重要。因为在现代 AI SoC、数据中心加速器、边缘计算芯片和复杂 SoC 中，性能瓶颈经常不是单个 ALU、DSP 或 MAC 阵列，而是端到端路径：数据从哪里来，经过哪些缓存和互连，到哪个计算单元，计算后又写回哪里，中间是否产生同步等待。

这里涉及几个容易混在一起的概念：

  • Latency：通常指一次操作从发起到完成的等待时间，例如一次内存访问延迟。
  • Bandwidth：通常指单位时间内能搬运多少数据，例如 HBM 或 DDR 的数据吞吐能力。
  • Critical path：通常指决定系统最高工作频率的最长时序路径。
  • End-to-end time：通常指从输入进入系统到输出结果产生的完整时间。

这些概念并不等价。一个系统可以有很高的 bandwidth，但 latency 仍然很差；也可以某个计算阵列很快，但 critical path 或数据搬移路径拖慢整体运行。τ Scaling 的意义，正在于提醒我们把这些时间因素放到系统层面一起看。

三、它不是对 Moore's Law 的简单替代

讨论“韬定律”时，一个需要避免的误解是：把它理解成“制程不重要了”。这并不准确。

先进制程仍然影响晶体管密度、能效、工作频率和集成规模。没有器件层面的持续进步，系统层优化也会受到很强限制。但是在后摩尔时代，仅靠制程节点推进已经不足以解释完整的性能增长。先进制程解决的是一部分问题，架构、封装、互连、编译器、系统软件解决的是另一部分问题。

因此，“韬定律”更适合被理解为对传统几何缩微视角的补充和重构，而不是对 Moore's Law 的简单替代。

维度 Moore's Law Dennard Scaling 韬（τ）定律 / τ Scaling
核心变量 晶体管数量、面积密度 电场、供电电压、功耗密度 信号传播、数据搬移和任务完成时间
主要目标 提高集成度，降低单位晶体管成本 缩小尺寸同时维持可控功耗密度 降低关键路径时延，提高系统效率
典型阶段 制程快速演进时期 早期 CMOS 缩微阶段 后摩尔与系统级优化阶段
主要瓶颈 光刻、良率、成本 电压无法持续同比下降 互连、存储、封装、软件调度和系统协同
工程含义 更小的晶体管 在缩微中维持较好的功耗与频率关系 更短的数据路径和更少的等待时间

从这个角度看，τ Scaling 的价值不是提出一个“万能新定律”，而是把行业已经在做的很多事情放进同一个时间尺度框架中：先进封装、Chiplet、3D integration、HBM、近存计算、NoC 优化、domain-specific architecture、软硬件协同设计，都可以从降低某种时间成本的角度重新理解。

四、LogicFolding 的含义：把逻辑组织得更接近时间最优

华为在相关表述中提到 LogicFolding。这个词如果直译，容易被理解成“逻辑折叠”。在公开资料尚未给出完整技术细节的情况下，可以先从工程直觉上把它理解为一种电路和布局组织思路：不是简单堆更多晶体管，而是通过逻辑结构、物理布局和互连路径的协同，让关键路径更短，让信号传播更直接。

这与传统数字芯片设计中的很多概念有相通之处。例如：

  • 在综合阶段优化 critical path；
  • 在布局布线阶段减少长线和拥塞；
  • 在微架构层面缩短流水级之间的数据依赖；
  • 在缓存和片上网络设计中降低热点访问延迟；
  • 在封装层面通过更短互连提升 die-to-die 通信效率。

所以，LogicFolding 不应只被看作某个孤立工艺名词。它背后的关键思想是：逻辑功能的空间组织方式，会直接影响时间路径；而后摩尔时代的性能优化，需要把逻辑结构和物理实现一起考虑。

这对 FPGA 工程师其实并不陌生。在 FPGA 设计中，LUT 使用率并不是唯一指标。一个设计能不能跑到目标频率，经常取决于关键路径、跨 SLR 连接、BRAM/URAM 布局、DSP 级联、时钟域划分和约束质量。资源“放得下”只是第一步，时序“跑得动”才决定系统能否真正工作。

五、多层级协同：τ 不是一个层面能独立解决的问题

如果只从器件角度理解 τ，容易低估这个概念的系统性。现代芯片系统的时间瓶颈往往跨越多个层级。

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在器件层，工程师关心晶体管开关速度、寄生参数和局部互连。在电路层，关注标准单元库、关键路径、时钟树和功耗时序收敛。在芯片层，问题变成缓存层级、NoC、数据复用和计算阵列组织。在系统层，还要考虑 Chiplet、先进封装、板级互连、统一内存和分布式通信。到了软件层，编译器、运行时、任务调度和数据布局也会显著影响端到端性能。

这说明 τ Scaling 的难点不在概念本身，而在协同。单独优化某一层，可能只是把瓶颈推到另一层。例如，计算阵列变得更强，但内存带宽没有跟上，系统就会从 compute-bound 变成 memory-bound。片上互连变快，但软件调度产生大量同步等待，端到端延迟仍然下降有限。

因此，韬定律真正强调的，可能不是某个“神奇技术点”，而是一种跨层级的优化原则：把时间路径作为统一目标，把器件、电路、架构、封装和软件放到同一个系统模型里分析。

六、对工程实践的启发

韬定律的讨论如果只停留在半导体制造层面，会显得有些抽象。作为行业从业者，我更关心的是：这种“时间缩微”的视角，能否帮助我们重新理解真实系统中的性能瓶颈。

场景 常见瓶颈 τ Scaling 视角下的理解 可能的工程启发
AI inference 加速器 算子等待数据、片外访存过多 主要 τ 不一定在 MAC，而在数据搬移路径 提高数据复用，优化片上缓存和调度
Edge AI SoC 功耗、带宽和实时性同时受限 延迟和能耗都与数据路径长度相关 让模型、编译器和硬件架构协同设计
大规模 SoC 片上互连、缓存一致性、跨模块等待 性能瓶颈可能来自系统组织方式，而非单个 IP 从架构阶段就关注数据路径和通信路径
Chiplet 系统 die-to-die 延迟、协议开销、一致性维护 封装内通信成为新的关键时间路径 协议、封装、缓存一致性和软件栈共同设计
系统验证与 Bring-up 软硬件联调周期长，问题定位慢 从时间效率角度看，调试与定位周期也是系统工程需要优化的对象 建立可观测性、日志链路和分层验证机制

对于 AI 芯片来说，这个视角尤其重要。很多 AI workload 的理论算力很高，但实际利用率不一定高。原因在于模型执行不是单纯的矩阵乘法集合，而是包含数据读取、格式转换、缓存填充、算子调度、跨核同步、结果写回等复杂过程。只看 TOPS，很容易忽略真正的端到端时间。

对于复杂 SoC 来说，这个视角也同样有价值。很多性能问题不是单个 IP 模块功能不正确，而是多个模块组合后出现了等待、拥塞、同步和一致性维护成本。系统越复杂，越不能只用模块级指标判断整体效率。

如果把视角再放到 FPGA 原型验证或 Prototype Platform 上，也能看到类似逻辑。原型验证平台的价值不只是“用 FPGA 模拟芯片功能”，更重要的是让团队更早观察系统级时序、接口行为、数据流和软硬件协同问题。这里并不是说韬定律专门指向 FPGA，而是说“时间路径”这套思考方式，对很多复杂工程系统都有启发。

七、需要谨慎理解的地方

尽管“韬定律”是一个有启发性的框架，但仍然需要保持技术上的谨慎。

第一，它目前更像产业方法论，而不是已经成熟的数学定律。Moore's Law 本身也是经验规律，但它之所以有长期影响力，是因为在产业数据中反复得到验证。τ Scaling 如果要成为更强的学术概念，还需要清晰定义 τ 的度量方式、适用边界和可验证模型。

第二，它不能被简化为“绕开先进制程”。系统优化可以显著释放性能，但它不是凭空创造物理能力。器件、材料、工艺、EDA、封装和架构仍然互相制约。

第三，它也不应被理解成某家公司独有的单点技术。降低时间路径是整个行业共同面对的问题。无论是 GPU、AI accelerator、RISC-V SoC、FPGA 还是数据中心网络，都在从不同方向处理类似瓶颈。

第四，τ 的定义如果过于宽泛，会带来解释力强但预测力弱的问题。一个概念要从“工程直觉”走向“学术框架”，必须能回答：测什么、怎么测、如何比较、在哪些条件下成立。

八、从面积思维转向时间思维

韬定律最有价值的地方，可能不是给出了一个全新的答案，而是提出了一个更适合后摩尔时代的问题：我们是否仍然过度习惯用面积、节点和晶体管数量来定义“先进”？

在复杂计算系统中，真正决定用户体验和系统效率的，往往是端到端时间。一次 AI inference 的延迟，一次 DMA 传输的等待，一次 DDR 访问的停顿，一条 SerDes 链路上的协议开销，都可以放在不同层面的 τ 中理解；而 SoC Bring-up 中问题复现和定位的周期，则提醒我们系统工程本身也需要关注时间成本。

从这个意义上说，τ Scaling 是一种值得认真讨论的系统工程语言。它提醒我们：未来半导体竞争不只是制造更小的晶体管，也包括更聪明地组织晶体管、数据、互连、软件和验证流程。

对于 FPGA、AI SoC 和嵌入式 AI 系统的从业者来说，这种视角尤其实际。因为在真实项目中，系统跑不快、功耗压不住、验证周期拉长，往往不是某一个模块参数不够漂亮，而是整体路径没有被按时间目标组织起来。

后摩尔时代的“先进”，也许应当同时包含三个维度：更高的集成密度、更低的能耗，以及更短、更可控的系统时间路径。韬定律是否会成为严格意义上的行业定律，还需要时间验证。但它提出的“时间缩微”视角，已经值得作为一次严肃的技术交流起点。

参考资料

#智能制造